esd

新手上路哈哈哈

请问一下，这种esd电路可以通过，增大figer来减小面积吗，如果行还需要加什么东西吗，求大佬指教

zay19981227

   

新手上路哈哈哈 发表于 2023-2-13 17:05
请问esd的设计规则应该在哪里呢，我没找到

fundry给的drc rule里面靠后有ESD guide line

Andyou

   

榴莲学长 发表于 2023-2-13 15:49
esd可以参考工艺库的pdk哦 一搬会对esd的总面积和单个finger的w有要求的。esd总体原则是不能太长（单个fing ...

通俗易懂 领教了

fei_SH

从这个ESD.2的rule看，应该是ESD MOS的单根finger W在15um~60um之间，是保证ESD性能的一致性的。一般rule也都在这个区间。 <15um造成finger太多，容易不均匀导通，同时版图布局太细长。>60um 容易单根过长造成单根finger的不均匀开启降低ESD能力。

新手上路哈哈哈

   

fei_SH 发表于 2023-2-14 08:58
在确定的ESD rule下，这两种layout的ESD能力应该是一样的。有差异也是很小。如果差异过大，那rule就不合 ...

他这个esd的意思是不是就是只要单个figer的宽度不超过15um,两种情况esd的性能就是一样的，求大佬解答

fei_SH

   

新手上路哈哈哈 发表于 2023-2-13 17:36
这两种情况esd的性能一样吗

在确定的ESD rule下，这两种layout的ESD能力应该是一样的。有差异也是很小。如果差异过大，那rule就不合理，需要给出稳定性能的范围。

绝大部分LV 工艺下CMOS的rule也大同小异。有极少部分工艺的ESD rule 可能有一些特殊的考虑和设计。

新手上路哈哈哈

   

fei_SH 发表于 2023-2-13 17:24
在一定的ESD rule下，CMOS的ESD能力和面积是正比例关系。不是增加finger或者增加单finger width就可以减 ...

这两种情况esd的性能一样吗

fei_SH

   

新手上路哈哈哈 发表于 2023-2-13 17:05
请问esd的设计规则应该在哪里呢，我没找到

ESD设计文书不同的fab提供的不一样，有的专门提供ESD guideline，有的是放在LDR里。

找不到直接找fab问比较清楚。

fei_SH

   

新手上路哈哈哈 发表于 2023-2-13 16:19
增大figer后，源漏共用了，面积不就小了吗

在一定的ESD rule下，CMOS的ESD能力和面积是正比例关系。不是增加finger或者增加单finger width就可以减小面积而提高ESD性能的。
除非shrink 了ESD rule或者更改了ESD device架构。
比如保证total width=300um的情况下，50um*6 finger和25um*12finger，面积其实差不多的。

榴莲学长

   

新手上路哈哈哈 发表于 2023-2-13 17:05
请问esd的设计规则应该在哪里呢，我没找到

找doc文档 挨个找 每个工艺库命名不一样

伪界

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