vivado时序分析

IC.Michael · 发表于 2019-3-5 16:44:28

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

×

以前除了看看setup hold之外，也就只报报端口时序了，最近一个项目时序一直收不掉，学着用一些命令去报时序，分析分析。
想请问下各位大侠，report_design_analysis -congesion 命令报的拥塞情况，对于这张图里的有些内容不甚理解。比如，RPM Grid是啥？Congestion in Window的这个数值是啥意思？以及后面这个Cell Name下的百分比数值是什么意思，和前面的Congestion in Window数值是什么关系呢？

xiaoxiaohe · 发表于 2025-1-25 08:03:55

非常详细

zs_fly · 发表于 2024-5-28 17:10:42

很不错，学习一下

a798279714 · 发表于 2021-10-18 10:03:46

11111111111

synopsys552015 · 发表于 2019-5-24 20:12:16

Thanks

IC.Michael · 发表于 2019-5-24 10:10:19

UltraFast 设计方法时序收敛快捷参考指南 (UG1292) 中文版的UG1292，分享下，对于赛灵思FPGA设计很有参考意义。

东方之子yj · 发表于 2019-4-26 13:51:27

资料不错。。。。。。。。

IC.Michael · 发表于 2019-3-27 15:04:37

all_latchs all_clocks 可以查看设计中的锁存器或者所有时钟
report_timing -from [get_cells -filter {NAME !~ "*xxx*[*]*"}] -delay_type min_max -max_paths 1000 -sort_by group -input_pins -routable_nets -name timing_xxx 筛选报告时序路径

IC.Michael · 发表于 2019-3-19 22:06:21

《时序分析之useful skew的作用分析》，《A Practical Approach to FPGA Clock Skew Optimization》，《Useful Skew》。贴几个useful skew的帖子，MARK下timing borrow，改天学习下。

IC.Michael · 发表于 2019-3-15 09:07:08

回复 9# asic_service

对的，是set_input_delay/set_output_delay，我看的这个文档上，它对于这个delay值有两种计算方法，一种是基于setup/hold得到的，另一种是基于data相对于clk沿的skew值得到的，后者我实在是有点难以理解。（可惜公司图片好像没法上传哎）

账号		自动登录	找回密码
密码			注册

[求助] vivado时序分析

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

浏览过的版块

站长推荐 /3