DC综合里加了门控时钟，综合后仿真出错

l962162691 · 发表于 2017-11-8 22:45:29

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RTL里没有加门控，在DC脚本里加了insert_clock_gating插入锁存器+与门的门控，综合后FORMALITY验证通过，结果后仿时，用的testbench和没加门控时的后仿代码相同，结果却不对，请问是为什么？怎么解决？门控的使能信号是内部产生的，也不理解，求赐教~谢谢

haimo · 发表于 2017-11-17 09:50:55

咱们还是先说第一幅图，你是说a[12]的输入也是z，那我们就要沿着这个z往前找，看是谁输出的它

l962162691 · 发表于 2017-11-16 09:49:51

回复 14# haimo

输入也是不对的，a是个32位数，但是每次测试的时候出问题的寄存器都不一样，图里是a7，这次时钟、输入、输出都不正常了，崩溃

haimo · 发表于 2017-11-15 15:42:59

回复 13# l962162691

那这个寄存器的输入呢，如果是z就对了，
如果不是，就是说一个寄存器，时钟正确，输入数据正常，但输出是个高阻？

l962162691 · 发表于 2017-11-15 13:29:59

回复 12# haimo

ck是电路中某个工作用寄存器的输入时钟，来自clock gate的输出，蓝线是这个工作寄存器的输出

haimo · 发表于 2017-11-15 09:19:26

回复 11# l962162691

你的意思ck是clock gate模块的输入时钟，蓝线是clock gate模块gate后的输出时钟
那使能信号是z态吗

l962162691 · 发表于 2017-11-14 16:14:39

回复 10# haimo

是输入的门控时钟，上面蓝色是它的数据输出

haimo · 发表于 2017-11-13 13:54:29

回复 8# l962162691

我看到gck_tb/gci_i/\a_reg[12]/ck是有时钟的，这个时钟clock gate模块的输出还是输入

l962162691 · 发表于 2017-11-11 10:48:20

回复 7# y23angchen

不好意思我不太明白，能不能详细说一下？

l962162691 · 发表于 2017-11-11 10:47:34

回复 6# haimo

就是这个样子的，同一个寄存器，有时钟，但是没有输出

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