DC时序出现违规，应该从哪里修改？

小沫鸭梨大 · 发表于 2014-5-20 16:53:19

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小女子最近刚接触DC综合，用smic0.35工艺进行综合时候，出现了以下时序违规，请求大家帮忙分析一下，感激不尽呀~~~ QQ图片20140520165453.jpg

huhu1 · 发表于 2021-9-13 16:15:29

学习了

ustcxiaojiu · 发表于 2016-1-25 17:05:09

回复 4# 小沫鸭梨大

感谢分享~~~~~~~

小沫鸭梨大 · 发表于 2014-5-22 09:11:30

回复 12# Timme

学习了！多谢呀！

Timme · 发表于 2014-5-21 23:11:49

回复 Timme

不好意思啊，我贴出的是自己已经修改过的约束条件，现在时序没违规了，但是还是有min ...
小沫鸭梨大发表于 2014-5-21 08:44

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min cap违规不用管。

其实从DC开始学习STA很容易误入歧途，因为DC里没有时钟路径。个人比较推荐从FPGA综合工具Quartus的Timequest入门STA，因为有很好的图形界面，有时钟路径，自带MultiCorner和OCV......比较容易让你读懂时序报告。

小沫鸭梨大 · 发表于 2014-5-21 09:46:12

回复 9# wang09123

我是把scl当做时钟来做的，能说具体点吗，约束哪里有问题了？

小沫鸭梨大 · 发表于 2014-5-21 09:45:27

回复 8# haimo

嗯嗯，你说的有道理，我也知道应该先根据设计写对应的约束，但是从来没有过这方面的经验，不知道应该怎么写，博士就直接给了个模板让我自己做项目了，不知道从哪里下手唉，哭死

wang09123 · 发表于 2014-5-21 09:22:54

说实话，你I2C的SCL是当时钟去做吗？
这个约束是有问题的吧

haimo · 发表于 2014-5-21 09:08:40

我觉得你有点没理解做约束的意义。不是说我们去不断改环境约束，使得最后的时序meet。而是我们要先根据实际情况先设置约束条件，如果met了，更好，如果slack，我们要分析slack的原因，看是约束设置的太严格了，考虑错了，还是代码写的不合理。
而不是随意修改约束，直到met，然后就交差了。

小沫鸭梨大 · 发表于 2014-5-21 08:44:08

回复 6# Timme

不好意思啊，我贴出的是自己已经修改过的约束条件，现在时序没违规了，但是还是有min_capacitance的违规，应该从哪方面入手改呢？

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