RTL设计语言调查

zongkai2003 · 发表于 2012-7-6 11:35:42

主要想知道做FPGA设计，System Verilog有没有必要去学

phxwings · 发表于 2014-10-1 22:00:27

肯定是verilog用的多啊

gransport · 发表于 2014-9-30 13:55:51

都学习更好、

samliang510328 · 发表于 2014-9-30 10:42:48

學習!學習!

wide_road · 发表于 2014-9-29 08:10:48

rtl 用verilog
验证用system verilog

mfkiass · 发表于 2014-9-25 23:02:13

systemc 和systemverilog 怎么样啊，有可综合的了么

sevid · 发表于 2014-9-23 22:35:39

verilog 现在

chrischouchou · 发表于 2014-8-29 09:48:39

sv还是学一下，建议，好多验证都要用

mazifa · 发表于 2014-8-27 19:03:39

Verilog sv TCL perl Makefile

myCollins · 发表于 2014-8-26 21:23:30

原来还有那么多人用VHDL

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