如何防止写出来的verilog不能综合出来啊？

sunhui_asic · 发表于 2010-7-30 21:07:17

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刚开始正儿八经从事数字电路的工作，老板看到我写的verilog可能综合不出来，所以让我找些资料再看看，所以想问群里的xdjm们，有没有什么好资料推荐啊，主要是关于可综合的verilog写法。

jnale · 发表于 2013-7-6 11:25:03

可以试着想一下代码能不能对映到硬件电路。。

教父 · 发表于 2013-7-5 15:18:26

你不要用那些不能综合的语句应该就可以了

hiloco · 发表于 2013-6-28 18:30:25

简单说，如果你在写代码的时候知道到能被综合成什么，就不会有问题。你自己都没把握的代码，那就先写个简单的模块综合下试试。

sunhui_asic · 发表于 2013-6-27 21:29:26

重看自己的帖子，其实没米了。。。

psd0208 · 发表于 2010-9-8 17:17:49

我也觉得就是个经验问题经验多了凭直觉就好了这是最高境界

我现在就是经验不多经常写出怪怪的代码综合出的结果和自己想的不一样不过每处一次这样的情况就学到一点这就是在积累经验吧不过每次这样都听挫败的

eatman3380 · 发表于 2010-9-8 13:04:12

寫久了就會變成直覺, 真的

lycxy521 · 发表于 2010-9-5 20:20:09

严重的谢谢楼主了啊!呵呵

shooter1010 · 发表于 2010-9-5 19:56:40

夏宇文的书中也讲了可综合的基本原则,可以看看.

86497689 · 发表于 2010-9-4 15:52:34

比较有经验的人告诉我网上有个三段式的状态机模板很好，但是我们又有人说那个根本综合不了。晕

supergzy007 · 发表于 2010-9-3 23:15:30

时间长了有经验就行了

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