请教：xilinxFPGA中能否实现分级时钟约束？

huhululu1 · 发表于 2009-12-31 10:20:57

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如题。整个设计全局一种，但是不同的子模块对时钟速率要求是不同的，可以不可以按照设计的子模块来分级设定时钟速率约束呢？谢谢

addr · 发表于 2011-8-15 20:38:03

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xujie06023613 · 发表于 2011-8-14 16:35:20

设计一个global，其它频率设置成一组

chit_wps · 发表于 2010-1-9 17:11:14

不同的时钟域就行了！

lubuxin · 发表于 2010-1-9 16:33:03

做多时钟约束

lennon0071 · 发表于 2010-1-6 23:34:38

可以把低处理速度的时钟频率降下来，当成两个时钟域分别处理，接口的地方用异步处理的办法处理一下就OK了

guoaiying · 发表于 2010-1-6 22:53:06

我没有做过，所以也不知道赛，

求走 · 发表于 2010-1-6 21:44:35

可以使用跨时钟域的设计，低速的信号用低速时钟。分别约束。

gaoy3582 · 发表于 2009-12-31 22:02:36

有点难！

78951238 · 发表于 2009-12-31 20:03:18

深奥啊!!!!

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