请教：为什么FPGA输出时钟波形好差??

猫王300秒 · 发表于 2009-9-11 11:09:14

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

×

为什么我用Altera EP3C5E144C8 芯片的一个普通的I/O口做时钟输出，
把晶振的输入时钟50MHz用Verilog分频后输出5MHz，用示波器观察波
形，发现波形好差，不是理想的方波，而是类似三角波（正弦波）？用
PLL分频也是一样的。
示波器显示输出频率是对的，于是我把输出时钟改为200KHz时，示波器
观察波形输出才是方波，就是上沿有点毛刺。

难道Altera FPGA芯片不能输出频率高点的方波么？？？

zllei · 发表于 2009-10-20 17:14:09

操作不当啊

tyj0423 · 发表于 2009-10-12 09:56:39

正常吧应该是正弦波呵呵

gestybear · 发表于 2009-9-24 21:59:02

原帖由 richardhoo 于 2009-9-21 09:48 发表

 登录/注册后可看大图
不能用普通IO做时钟输入输出请用具有全局时钟能力的IO作时钟输入输出 spec 上有讲

如果驱动能力不满足就有问题了，不过这种现象一般会优化的。如果你的全局始终资源够的话，在进行综合的时候会自动使用的。

在FPGA 输出过程中，如果确实遇到过输出信号出现抖动或者振铃的现象，不过最后查到还是负载的问题。

kaiwa · 发表于 2009-9-24 02:02:06

学习路过

ddvzxd · 发表于 2009-9-23 17:19:32

学习学习，路过路过

richardhoo · 发表于 2009-9-21 09:48:10

不能用普通IO做时钟输入输出
请用具有全局时钟能力的IO作时钟输入输出
spec 上有讲

dipper13 · 发表于 2009-9-20 08:21:37

示波器问题吧

waiwai788 · 发表于 2009-9-19 22:05:48

你的匹配作好了吗?

newway · 发表于 2009-9-19 20:56:53

明显示波器的问题嘛，带宽不够宽，方波的高频分量被滤掉了

账号		自动登录	找回密码
密码			注册

请教：为什么FPGA输出时钟波形好差??

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

浏览过的版块

站长推荐 /1