[求助] calibre中跑lvs，layout中hcell仅能识别到使用一次的std cell

发表于 2024-11-13 13:42:48 | 显示全部楼层 |阅读模式

您需要登录才可以下载或查看，没有账号？注册

数字电路将icc中的gds版图和verilog网表导入到virtuoso中，用calibre进行lvs等验证，使用hierarchy级别想用hcell，但是只能识别到在版图中只出现一次的std cell，使用了多次的std cell就无法识别，全部在顶层模块内识别成晶体管，请问怎么解决？

高级模式

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

GMT+8, 2024-12-4 16:38 , Processed in 0.012719 second(s), 8 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

站长推荐 /2