[求助] calibre中跑lvs，layout中hcell仅能识别到使用一次的std cell

发表于 3 天前 | 显示全部楼层 |阅读模式

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数字电路将icc中的gds版图和verilog网表导入到virtuoso中，用calibre进行lvs等验证，使用hierarchy级别想用hcell，但是只能识别到在版图中只出现一次的std cell，使用了多次的std cell就无法识别，全部在顶层模块内识别成晶体管，请问怎么解决？

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