什么样的高压NMOS栅极可以低电平

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peterlin2010 发表于 2024-10-30 07:15
M1成为电流源
=> depletion nmos ,  vgs=0 => current source

明白了，M1的电流是由下式决定，与电源和负载无关，谢谢！

这样的话，那VOUT岂不是会随负载电流变化么？

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acrofoxAgain 发表于 2024-10-30 08:45
JFET没有绝缘栅，栅和厚道之间是二极管，栅极金属会跟单晶硅之间有接触。
...

好的，我再找找资料看看，谢谢！

acrofoxAgain

very_nice 发表于 2024-10-31 01:43
明白了，M1的电流是由下式决定，与电源和负载无关，谢谢！

这样的话，那VOUT岂不是会随负载电流变化么？ ...

是的，但是如果负载电流不大，小于这个电流，也多余的电流走那几个二极管连接的MOS管，大体上就相当于一个恒流源加稳压管的稳压电路。稳压效果不那么好，但对于要求不高的场合还是可以的。

peterlin2010

acrofoxAgain 发表于 2024-10-31 08:00
是的，但是如果负载电流不大，小于这个电流，也多余的电流走那几个二极管连接的MOS管，大体上就相当于一 ...

很多 BCD 设计, 内部ldo 会 内部 zener + mos Vth 去做简易ldo , 电压不会太稳 , 但对 logic数码管可用了 .  以前想过作 chip 内 capless LDO  , 但是像 dfc  vfv 或多或少都有问题 . dfc 完全 no loading 会不稳 , 且capless LDO 最麻烦 chip 内 数码管切换会瞬间 spike, 这类片内 ldo 速度慢, 没chip 内大电容根本没法用 .

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acrofoxAgain 发表于 2024-10-31 08:00
是的，但是如果负载电流不大，小于这个电流，也多余的电流走那几个二极管连接的MOS管，大体上就相当于一 ...

1.M1电流可能只有几uA，而功率管M0为1m/1.5u，负载电流比IM1大，VOUT受工艺、温度、负载电流等影响挺大的；
2.现在困惑比较大的还是下图右部分电路：

M6和M7的尺寸都只有6u/1u，R2和R3为450u/0.5u，蛇形排布，LDO5V和VOUT之间还有个diode，麻烦再帮忙想想这个电路是干嘛用的，另外蛇形poly电阻有没有什么特殊功能？

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peterlin2010 发表于 2024-10-31 09:45
很多 BCD 设计, 内部ldo 会 内部 zener + mos Vth 去做简易ldo , 电压不会太稳 , 但对 logic数码管可用了 ...

1.LDO5V就是capless，感觉也有些不太懂；
2.先帮忙看看这个右边电路：

M6和M7的尺寸都只有6u/1u，R2和R3为450u/0.5u，为蛇形排版，LDO5V和VOUT之间还有个diode，麻烦再想想这个电路是干嘛用的，另外蛇形poly电阻有没有什么特殊功能(听说有恒流源作用，不知是不是真的）？

peterlin2010

very_nice 发表于 2024-11-1 01:32
1.LDO5V就是capless，感觉也有些不太懂；
2.先帮忙看看这个右边电路：

蛇形poly电阻

=> area reduce  ?

dummy loading ?


d0 :  2 power supply ,

very_nice

peterlin2010 发表于 2024-11-2 09:00
蛇形poly电阻

=> area reduce  ?

1.我也认为蛇形(折叠形)电阻面积更省，只是”dummy loading”是啥意思呀？
2.低功耗模式时，VOUT有电，LDO5V掉电，应该不是双电源供电吧