请问lib中的bus是不是都是只有一个timing

ringYY

我寄存器输出多位，是bus的形式，最终output[8:0]只有一个timing查找表生成，不过每一路不是应该都不同吗？

如果我建库时用-expand_buses将pin分开，lib中就没有bus的定义了，只有单独的output[1]这种，我无法在顶层.v中例化。请大家指教

ringYY

bus的时序信息可以指定取某一路的值，意思是bus就只能包含一路的值吗？

cxksyue

ringYY 发表于 2023-12-6 19:42
bus的时序信息可以指定取某一路的值，意思是bus就只能包含一路的值吗？

不是的，bus下面也会具体分出来，你随便找个memory的lib，然后搜bus就知道了

ringYY

cxksyue 发表于 2023-12-7 10:22
不是的，bus下面也会具体分出来，你随便找个memory的lib，然后搜bus就知道了
...

我看了SRAM的，下面会根据不同related_pin分，而pin只有 pin(Q[63:0])，没看到Q分开唉，求指点！

cxksyue

ringYY 发表于 2023-12-7 10:42
我看了SRAM的，下面会根据不同related_pin分，而pin只有 pin(Q[63:0])，没看到Q分开唉，求指点！
...

那你找个IP的lib去看看，一般是这种格式：

bus （A） {

    bus_type : BUS15_type0 ;
    direction: input

pin("A[15]") {
   .....
} /*end of pin A[15]*/


pin("A[14]") {
   .....
} /*end of pin A[14]*/

......


pin("A[0]") {
   .....
} /*end of pin A[0]*/

}/*end of bus A*/

cxksyue

ringYY 发表于 2023-12-7 10:42
我看了SRAM的，下面会根据不同related_pin分，而pin只有 pin(Q[63:0])，没看到Q分开唉，求指点！
...

你是用PT生成lib的吗？

ringYY

cxksyue 发表于 2023-12-7 11:22
那你找个IP的lib去看看，一般是这种格式：

bus （A） {

好的 谢谢！

ringYY

cxksyue 发表于 2023-12-7 11:24
你是用PT生成lib的吗？

用Liberate AMS建库，生成的要不就是一整个bus只有一个值，要不就都是分开的pin没有bus属性。。。