数字原理图生成后过不了lvs

Nodzzz · 发表于 2023-8-11 16:43:38

可以用v2lvs转换为spice再对比

in_tears · 发表于 2023-8-19 22:50:02

本帖最后由 in_tears 于 2023-8-19 22:56 编辑

CZB的筱发表于 2023-7-25 10:52
让电路改方便一点，让他把_0-14改成，后续你导入数字gds时候在option里面有将[]转为的选项勾上，还要这些! ...

因为需要做数模混仿，所以要生成原理图。大佬，请问若verilog代码中端口改为<0:14>,生成原理图时会报符号错误，怎么解决呢.现在只能手动改成<0><1>的形式，或者用python脚本实现，不知道有没更简便的方法

CZB的筱 · 发表于 2023-8-23 17:22:59

in_tears 发表于 2023-8-19 22:50
因为需要做数模混仿，所以要生成原理图。大佬，请问若verilog代码中端口改为,生成原理图时会报符号错误， ...

calibre->Setup->Netlist Export...里面有个Map Bus Name From <>To [] 把这个勾选上

[求助] 数字原理图生成后过不了lvs