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楼主: aoligeixiaoshu

[转贴] 【转载】使用Cadence AMS仿真器做数模混合仿真

发表于 2024-12-26 11:39:08 | 显示全部楼层

你好前辈,我用ams仿verilog+analog,发现最终verilog模块的输出没有电平,是图中这个样子,请问这个会是什么原因造成的哦,我setup中的connection rule也设置了

Screenshot 2024-12-26 113752.png

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