請教高手, P&R 之後 SDC 該如何設定

thjan65 · 发表于 2021-10-21 23:55:11

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本帖最后由 thjan65 于 2021-10-22 00:00 编辑

請問版上高手, CLOCK 配置如下.

可以麻煩幫忙看一下APR 後某operation mode 之SDC 是否可以嗎. 感謝.
create_clock -name CLKHIGH -period 40 [get_ports u1/CLKHIGH]
create_clock -name CLKLOW -peiord 60 [get_ports u1/CLKSLOW]

set_case_analysis 0 [get_pins u5/S]
create_generated_clock -name div8 [get_pins u2/div8/Q] -source [get_pins u5/Z] -divide_by 8
create_generated_clock -name div16 [get_pins u2/div16/Q] -source [get_pins u5/Z] -divide_by 16

set_case_analysis 0 [get_pins u3/S]
create_generate_clock -name CLK1P5 [get_pin u3/out] -source [get_pins u3/I0] -divide_by 1

set_case_analysis 0 [get_pins u4/S]
set_case_analysis 0 [get_pins u6/S]
set_case_analysis 0 [get_pins u7/S]

create_generated_clock -name CLK_L [get_pin u7/Z] -source [get_pins u4/out] -divide_by1

黃色方塊為 dft mux.

y23angchen · 发表于 2021-10-22 09:11:57

mark。

顺便，如果两个时钟都是function 必须的，应该不能设置set_case_analysis吧？

thjan65 · 发表于 2021-10-22 23:05:52

本帖最后由 thjan65 于 2021-10-22 23:15 编辑

y23angchen 发表于 2021-10-22 09:11
mark。

顺便，如果两个时钟都是function 必须的，应该不能设置set_case_analysis吧？ ...

div8/div16 會在Power on 後的300us 切換一次,之後維持穩定.
CLK1P5/CLKSLOW 會在Power on後的30ms切換一次, 之後維持穩定.
所以, 利用 set_case_analysis 將電路設定在 Power On , 30ms 之後的工作模式. 不知這樣對不對.

zhh124 · 发表于 2021-10-25 14:21:26

应该没问题，报timing 看下clock path 是否沿正确的路径走就行。

ricvadim · 发表于 2023-5-22 05:48:45

非常感谢你提供的信息。期待新品的到来

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