verification env demo v2

cofd0nut

最近和朋友写了一个c++ 与 system verilog 联合仿真的环境, 放上demo V2 版本，加入了后端monitor 组件，具体请见附件。
感兴趣的可以联系：cofd0nut@outlook.com
http://blog.eetop.cn/1737759 demo_v2.zip (321.06 KB, 下载次数: 48 )

2020-8-21 23:08 上传

点击文件名下载附件
C++ & SV

技术特色

• 把验证组件连接部分封装到c++ lib里，简化了组件间的连接关系。
  

• 让验证新手也能很快成为数字验证达人。
• 让一两个人员能够高效完成测试向量的初始化和测试率覆盖。
• 灵活的功能添加和修改。
  

• 外围使用System Verilog ENV
  

• 简洁，清晰的架构，容易上手。
• 传统固定测试向量建立。
• 随机测试向量建立。
• 创新的验证覆盖率检查架构。
• 简洁的芯片行为预测模型，方便维护。
  

• NOR/NAND Flash 芯片数字验证。
  

• Single  die
• Multi die/Multi volume
• Multi CE pin
  

dcircuit

kankan

sunfire

post you work on github, you may get better rewards if it's a really good stuff.

cofd0nut

sunfire 发表于 2020-8-22 09:34
post you work on github, you may get better rewards if it's a really good stuff.

Thanks.Please take a look if you are interested, and maybe make a comment.

airry12

看一下

cofd0nut

v3 版本更新： http://bbs.eetop.cn/thread-885768-1-1.html