怎么避免reset阶段的时序检查？

dragontail

后仿过程中，常发现在reset阶段的timing violation， 如何做到在reset阶段不做timing check呢？

寂寞的羔羊

reset阶段应该都没有信号才对，怎么会出violation呢？
你是做的full chip后仿，还是block  level的后仿？

gaurson

可以通过$disable_warning("timing")来关闭violatoin的打印信息，只有IES支持。
也可以在tcl文件中加入tcheck语句来关闭：
tcheck {harness} all -msg -disable -r
打开的话，把disable改为enable即可，{}里面是需要控制的层次。

saipolo

reset阶段如果出现因为时序检查而导致的不定态传递仿真无法进行，一般都是在此阶段force，然后release，这是最实用，也用的最多百试不爽的通用方法。在后仿，特别是por阶段，usb，pll等ip输出不定态都是这么处理。