大家来讨论下TSMC 的7nm vs 7nm+ vs 6nm

barpdista · 发表于 2019-8-27 21:20:15

水泥匠发表于 2019-6-23 13:28
Density 的提升就意味着关键尺寸的shrink，performance 或多或少会有提升吧。EUV可以做到更小的pitch，也可 ...

M0,M1而已,其他还是用DP

thehitman · 发表于 2019-10-11 11:00:20

水泥匠发表于 2019-6-23 13:28
Density 的提升就意味着关键尺寸的shrink，performance 或多或少会有提升吧。EUV可以做到更小的pitch，也可 ...

density提升也可能只是space减小了

yulizi · 发表于 2019-10-11 13:25:41

N7 到 N7+ density提升是因为std library 从 DDB 升级到 SDB 了
如果用同一套库 density是没有提升的
N7+ 跟 N7 design rule 不一样
N6 跟 N7 design rule compatible N7 的 design 可以直接RTO 或者换 N6 的 std lib NTO density提升 18%

LINYOUJIE · 发表于 2020-8-7 20:58:56

N7->N6:
1. process tighten
2. EUV
3.add CPODE, logic stdcell width gain ~10%, analog/memory keep;
4. rule/SPICE/IP compatible;
N7+ EUV自己另外一套

okguy · 发表于 2020-12-13 01:47:32

L=19nm

lxtx603 · 发表于 2023-8-11 13:41:41

谁有N7的工艺库

PN_Allen · 发表于 2023-11-9 15:30:42

yulizi 发表于 2019-10-11 13:25
N7 到 N7+ density提升是因为std library 从 DDB 升级到 SDB 了
如果用同一套库 density是没有提升的
...

不太明白，为什么N6和N7+一样也用了EUV，反而和DUV的N7兼容，而不兼容N7+？

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