大家来讨论下TSMC 的7nm vs 7nm+ vs 6nm

lijie5992373 · 发表于 2019-6-21 15:56:30

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从7nm到7nm+到6nm， TSMC一直在讲density提升多少，一直没提performance变化。
个人猜测是不是代表着N7 > N7+ > N6只是EUV layer层数的不同，而关键尺寸，Finfet的width， gate length并没有变化？

那么density的提升究竟是哪些layer使用EUV来做到的拉？大家来讨论下啊。

水泥匠 · 发表于 2019-6-23 13:28:32

Density 的提升就意味着关键尺寸的shrink，performance 或多或少会有提升吧。EUV可以做到更小的pitch，也可以减少光罩数量，节省成本。具体用在哪里就不得而知了。

lijie5992373 · 发表于 2019-6-24 10:25:39

水泥匠发表于 2019-6-23 13:28
Density 的提升就意味着关键尺寸的shrink，performance 或多或少会有提升吧。EUV可以做到更小的pitch，也可 ...

就fab而言，performance能提升5%，都是此工艺的亮点，看起来这几个节点，并没有明显的performance提升

firewolf223 · 发表于 2019-6-26 16:40:44

fin 的length 继续缩小，同时fin的高度增加，fin的角度更接近直角，有效width在增加。
EUV 基本用在5nm及以下节点，7nm还没用到啊

andy2000a · 发表于 2019-6-26 16:53:27

firewolf223 发表于 2019-6-26 16:40
fin 的length 继续缩小，同时fin的高度增加，fin的角度更接近直角，有效width在增加。
EUV 基本用在5nm及以 ...

Intel的10nm工艺晶体管密度就相当于三星、台积电、GF的7nm工艺了， 先前听说INTEL 卡再10nm 就是跟 EUV工艺

=> 有人知道原因吗? 那samsung也跨入EUV 会不会也出问题 ?

台积电预计在2019上半年展开5nm制程风险试产，锁定手机与高性能运算芯片应用；相较于第一版不采用EUV的7nm制程，5nm节点的密度号称可达1.8倍，不过功耗预期只降低20%、速度约增加15%，采用极低阈值电压(ELTV)技术则或许能提升25%，但该公司并未提供ELTV技术的细节台积电要到第二代7nm工艺N7+上才会使用EUV工艺，因此三星算是首家大规模量产EUV工艺，激进的三星在7nm工艺就直接上EUV，未来的5/4/3nm节点也会全面使用EUV工艺。

GAA晶体管将是未来最有可能突破7nm以下FinFET工艺的候选技术。

三星所说的MBCFET，其实属于水平沟道栅极环绕技术(Horizontal gate-all-around，有些文献中又称为Lateral gate-all-around，以下简称水平GAA，栅极环绕则简称GAA)的一种。尽管并没有公开对外宣布,但其它的芯片厂商其实也在同一个方向努力，所计划的启用时间点也是大同小异。大家都是采用水平GAA，只不过鳍片形状各有不同，三星是采用纳米板片形状的鳍片，有些厂商则倾向横截面为圆形纳米线形状的鳍片。这些都属于水平GAA，其它的变体还包括六角形鳍片，纳米环形鳍片等。