关于SDC中的clock的疑问

xiaocui0725

1、这种情况有必要采用generate clock吗？

我们在1处定义create clock，那么这种情况还需要在2处使用create_generate_clock吗？
2、第二种情况是这样的，不在是简单的非门，而是一个与门，但是控制逻辑是个纯组合逻辑？

同样我们在1处定义create clock，那么在3处是存组合逻辑输入的情况下还需要在2处使用create_generate_clock吗？
3、第三种是我们常见的clock gating的结构，在我理解来看，时钟也是仅仅经过一个与门的组合逻辑，其仍然会长平在CTS时，为何这种结果几乎我看到所有的地方都是使用generate clock来定义一个新的时钟在？

xiaocui0725

自己先顶一个，最近也是在学习，正好看到这里就看不懂了，请赐教一下？

xujin2002ji

（1） 不需要
（2） 不需要， 但是 你是逻辑， 异步，需要改design。
（3） 不需要， 但是 那个与门要clock gating check。

xiaocui0725

回复 3# xujin2002ji


    谢谢，鉴于以前我是只做过前端设计，我待过的两个公司中，做过好几个芯片，他们后端给过来的flow中，对于第三种情况，当遇见clock gating单元时（我们前端人员自己手动插入的），都要求我们写sdc时采用create generate clock来定义？问他们也说不出个所以然，难道没有一点区别吗，在使用create genenrate clock和不使用create generate clock？还有我还想追问一个问题，有些定义clock gating的generate clock时采用-combination选项有啥意义吗？

gzh9255

回复 4# xiaocui0725

1， 从STA 的角度定不定义，是没区别的。  我想可能是为了更好查看timing report的，或者这边在做tree的时候单独控制下。
2， 字面理解就是你的generate clock 在往source trace的时候，只会走组合逻辑那路，时序逻辑不会传过去的。  举个例子有个mux 一个端口是寄存器直接过来的，一个端口是clock 经过组合逻辑传过来的。 你如果mux 输出clock generate clock ，不加-combination 就会导致这个generate clock trace 回去有两路，你在做tree 和STA 的时候会非常麻烦。

xiaocui0725

谢谢，受教了。

xujin2002ji

像你的与门情况，  一般是不定义 generate clock， 让工具去check clock gate
如果前面是 mux， 一般就是会定义generate clock， 找好source，让工具知道走哪条路。

AlexLee1993

学习了！

追风筝

谢谢

lzqxiang

简单说，Inv and or等逻辑器件一般不需要create_generate_clock，时钟是能传过去的。reg icg等时序器件是需要create_generate_clock来创建时钟