求教关于DC综合后仿真出现的问题

吴静生

目的：将RTL代码（公司购买的IP）进行DC综合，生成Netlist后对其进行综合后仿真，验证Netlist的功能，为后续的工作做好准备。
遇到的问题：对综合后生成Netlist在Modelsim上进行仿真，出现大量红线，追线后将错误定位在寄存器A上，具体为：寄存器A的输出先变红，然后反馈回寄存器A的输入，导致大量wire变红

问题定位：在群里请教热心朋友后，根据提醒，在寄存器A的输入端插入buffer，问题解决，且暂时问题定位为hold不满足

尝试解决方法：由于RTL是购买的IP不能动，所以更改了时序约束，将hold time由之前的0.2改成0.5，甚至是1，综合红仿真均没有通过，解决方法失败。该寄存器的时钟频率为125MHz。


谢谢！

maoqiu

综合网表仿真是不带实际延时的仿真
和代码仿真不应该有太大区别
只是design换了个描述形式而已
从rtl 变成了 netlist + 期间库仿真模型

不需要修改网表
主要解决你仿真环境设置的问题

吴静生

回复 2# maoqiu


   仿真环境?就是直接在Modelsim上仿真的，但是在寄存器A的输入端插入buffer就没问题了，这个现象应该说明保持时间没满足吧

gaurson

是纯netlist仿真还是加上了线路延时呢？一般综合后仿真，不怎么考虑setup/hold的违例呀，你肯定还是环境什么地方连线不对，导致有不定态扩散吧，未必你说的寄存器A的那个环路是最终的原因。是不是寄存器A的时钟和复位有问题呢？有没有看过？

吴静生

回复 4# gaurson

复位和时钟都确认过没问题，只是时钟用了时钟切换，由两个时钟源，但是在时钟切换前就出现问题了，插入buffer后就没有出现问题，这个现象应该可以确认就是时序有问题吧？

snq31418

DC综合后的网表仿真不要checktiming，因为timing不准确。
如果使用vcs，在命令中添加+notimingcheck，只对功能进行验证。

gaurson

同意楼上的，看看是否增加了该选项。

orlye

首先，因为是综合后的网表，时序毫无意义，因此加选项，去掉一切库内自带延迟，去掉一切时序检查。在vcs里就是+delay_mode_distributed +notimingcheck。
然后，出x基本上只有3种可能：
1、端口悬空。这个改环境就好。
2、寄存器/RAM本来就没有异步复位。这个在仿真时加选项，比如+vcs+initreg+0。
3、现在没有延迟了，所以复位解除和时钟沿会同时到达寄存器。某些库在遇到这种情况时会出x。这个比较麻烦，需要改库。

mrmx

orlye 发表于 2018-11-20 18:03
首先，因为是综合后的网表，时序毫无意义，因此加选项，去掉一切库内自带延迟，去掉一切时序检查。在vcs里 ...

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