初学Modelsim我遇到的问题（请教）

zfaaqq

Modelsim使用教程上说Modelsim提供了很多Testbench模板，我们直接拿过来用可以减少工作量。点View->Source->Show Language Templates然后会出现一个加载工程，接着你会发现在刚才的文档编辑窗口左边出现了一个Language Templates窗口,见下图。展开Verilog项，
可以指定Testbench的名称以及要编译到的库等，此处我们使用默认设置直接点Finish。这时在Testbench内会出现对目标文件的各个端口的定义还有调用函数接下来，设计者可以自己往Testbench内添加内容了，然后保存为.v格式即可。按照前面的方法把Testbench文件也编译到工作库中。
可是我点finish后却出错了，但总算激励文件是出来了，但编译显示错误
** Error: E:/ipsexam/example/cnt4b_tb.vhd(7): near "_": expecting: STRING IDENTIFIER
# ** Error: E:/ipsexam/example/cnt4b_tb.vhd(11): near "_": expecting: STRING IDENTIFIER
请问是哪出错了，谢谢

chunlei9924

是程序代码语法的问题，好好查一下