在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2354|回复: 1

初学Modelsim我遇到的问题(请教)

[复制链接]
发表于 2007-10-17 14:27:29 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
Modelsim使用教程上说Modelsim提供了很多Testbench模板,我们直接拿过来用可以减少工作量。点View->Source->Show Language Templates然后会出现一个加载工程,接着你会发现在刚才的文档编辑窗口左边出现了一个Language Templates窗口,见下图。展开Verilog项,
可以指定Testbench的名称以及要编译到的库等,此处我们使用默认设置直接点Finish。这时在Testbench内会出现对目标文件的各个端口的定义还有调用函数接下来,设计者可以自己往Testbench内添加内容了,然后保存为.v格式即可。按照前面的方法把Testbench文件也编译到工作库中。

可是我点finish后却出错了,但总算激励文件是出来了,但编译显示错误
** Error: E:/ipsexam/example/cnt4b_tb.vhd(7): near "_": expecting: STRING IDENTIFIER
# ** Error: E:/ipsexam/example/cnt4b_tb.vhd(11): near "_": expecting: STRING IDENTIFIER
请问是哪出错了,谢谢
发表于 2007-10-17 17:07:09 | 显示全部楼层
是程序代码语法的问题,好好查一下
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 19:37 , Processed in 0.014477 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表