请教一下SE的高手

eelhrh · 发表于 2007-5-14 22:00:23

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从cadence schematic导出的netlist,能做为SE的输入吗?

这样的话有办法自动生成版图吗?

请SE高手回答一下!

不胜感激.........

eelhrh · 发表于 2007-5-15 20:51:03

期待高手来解答一下啊~~~

hsean · 发表于 2007-5-24 17:20:55

恐怕先要转成verilog

lyh88011 · 发表于 2007-5-30 22:04:28

可以在schematic中导出verilog(*.v)文件才可以布SE
好像是在schematic中的菜单file -->simulation -->verilog XL中导出的!

[ 本帖最后由 lyh88011 于 2007-5-30 22:05 编辑 ]

sylvia942 · 发表于 2007-7-15 21:46:34

luckyant · 发表于 2007-11-29 19:59:54

先顶一下先顶一下

hooray · 发表于 2010-3-5 14:09:09

谢谢楼主！！！

zwtxj · 发表于 2010-3-5 17:18:05

头一次遇到这样的问题，比较一下正常途径产生的网表和你所提到的网表有什么不同。
最直接的方法，自己去测试一下，看看能不能APR

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