新手编写代码同编写的TESTbench仿真的结果不一致

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以下为testbench：

1. `timescale 1ns/100ps  //单位/精度
   
2. module cool_tb ();
   
3.   //时钟产生
   
4.   //时钟周期为20ns
   
5.   reg clk;
   
6.   reg reset;
   
7.   
   
8.   wire led1;
   
9.   wire  led2;
   
10.   
    
11. 
    
12.   parameter PERIOD = 20;//parameter 参数 类似#define
    
13.   initial                                         //初始化
    
14.         begin
    
15.                 clk =0;
    
16.                 forever                        //一直执行
    
17.                         #(PERIOD/2) clk=~clk;                 //        #10 表示每隔10ns执行一次
    
18.         end
    
19. 
    
20.         initial
    
21.                 begin
    
22.                         reset_task(100);//复位100ns
    
23.                 end
    
24.         task reset_task;//定义任务 input为任务的输入，RESET为输出
    
25.                 input [15:0]reset_time;//复位事件
    
26.                         begin
    
27.                                 reset=0;
    
28.                                 #reset_time;
    
29.                                 reset=1;
    
30.                         end
    
31.         endtask
    
32.        
    
33.        
    
34. //将信号驱动给设计模块
    
35.         cool  cool_tb (.clk50m(clk), .rst_n(reset),.led1(led1),.led2(led2));
    
36.        
    
37. endmodule
    
38. 
    

复制代码

下面为代码：

1. module cool (clk50m ,rst_n,led1,led2);
   
2.         input clk50m;
   
3.         input rst_n;
   
4.        
   
5.         output led1;
   
6.         output led2;
   
7.        
   
8.         reg led1;
   
9.         reg  led2;
   
10.        
    
11.         reg [12:0]cnt2604;
    
12.         reg clk9600;
    
13.         always @(posedge clk50m or negedge rst_n)
    
14.                 begin
    
15.                         if(!rst_n)
    
16.                                 begin
    
17.                                         cnt2604<=0;
    
18.                                         clk9600<=0;
    
19.                                 end
    
20.                         else if(cnt2604==2604)
    
21.                                 clk9600<=~clk9600;
    
22.                         else
    
23.                                 cnt2604<=cnt2604+1'b1;
    
24.                 end
    
25.                
    
26.         always@(posedge clk9600 or negedge  rst_n)
    
27.                 begin
    
28.                         if(!rst_n)
    
29.                                 begin
    
30.                                         led1<=0;
    
31.                                         led2<=0;
    
32.                                 end
    
33.                         else
    
34.                                 begin
    
35.                                         led1<=~led1;
    
36.                                         led2<=led1+led2;
    
37.                                 end
    
38.                 end
    
39.                
    
40. endmodule
    
41. 
    
42. 
    
43. 
    
44.    
    

复制代码

仿真波形

特权fpga

我看完全一致，是你的想法和代码不一样。好好检查一下你的代码吧，用逻辑产生的信号做时钟，不可取