关于systemverilog学习困惑

goodideaooo · 发表于 2014-4-23 22:56:12

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请各位大神指点一下迷茫期的我。~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
自己学习systemverilog有段时间了，一直看systemverilog语法但是没有实践练习，感觉没什么效果，之前看过得东西又还回去了。
求各位大神指点迷津，怎样去实践练习，把看的东西运用下，变成自己的东西？？？（例如：怎样去用sv搭建一些测试平台什么的？）

guolehaohao · 发表于 2014-4-24 15:47:01

本帖最后由 guolehaohao 于 2014-4-24 15:52 编辑

先将张强的那个UVM1.1开发指南第一章的例子跑通再说....

brucelu104 · 发表于 2014-4-25 10:38:33

理论和实际结合肯定得跑例子才行或者做lab

长安客2014 · 发表于 2014-4-25 22:55:26

我也在学，做等各位大神显神通啊

goodideaooo · 发表于 2014-5-1 10:31:28

多谢各位指点！

supermanqc · 发表于 2014-5-1 13:23:05

万事开头比较难，论坛上有sv的一些实例，学这门语言最重要还是从实例子入手

lilyzhong · 发表于 2014-5-30 10:55:58

我也刚开始看，才几天看了点语法准备跑个例程

bambucha2007 · 发表于 2014-6-3 22:21:21

fgreat one forum.

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