设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › 标准单元库verilog仿真模型

发新帖

查看: 1391|回复: 0

[求助] 标准单元库verilog仿真模型

发表于 2014-1-10 14:52:32 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

请问ncx生成的standard cell lib文件，用来生成标准单元的verilog仿真模型，我用Library Compiler 的write_lib -format verilog命令转出来的verilog仿真库功能都没错，可是delay time都和lib文件里不同，不管什么cell，什么驱动能力，延时都是0.01

standard, 仿真模型, 能力

相关帖子

回复

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /2

小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-2-26 23:42 , Processed in 0.017240 second(s), 10 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表