14位DAC veriloga代码

孟良1988 · 发表于 2013-12-28 13:34:01

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在网上找到了一个14位电流型DAC，cadence中编译时报了以下错误，如下图所示： 14位DAC设计1.png

请问这个错误是什么原因？谢谢了

hezudao · 发表于 2013-12-28 21:18:49

显然语法错误

pusher_yxg · 发表于 2013-12-28 22:33:33

需要begin & end? VHDL路过...

bsaqycx · 发表于 2013-12-29 12:22:09

回复 1# 孟良1988

if语句包含有多于一条的命令就应该用begin end包含起来

liyaoqiao_1 · 发表于 2013-12-29 16:07:53

不是else错了，是if语句错了哦

ericking0 · 发表于 2013-12-30 18:58:33

if的第一个分支也需要begin/end的

孟良1988 · 发表于 2013-12-31 00:01:06

if的第一个分支也需要begin/end的
ericking0 发表于 2013-12-30 18:58

登录/注册后可看大图

谢谢，我按照你提供的方法，解决了这个问题！解决问题.png

孟良1988 · 发表于 2013-12-31 00:09:27

回复 4# bsaqycx
谢谢你的回复，已经将问题解决了

superpeng2012 · 发表于 2018-3-14 15:36:12

学习了

[求助] 14位DAC veriloga代码