關於Ncverilog編譯testbench中包含internal signal語法問題

michael6172

請教各位大大：
在verilog語法中，可以在testbench利用internal signal的語法，抓取到底層module 信號的值，例如

   

        

            
1. event sys_finish;
   
2. 
   
3. always@(posedge clk)
   
4.    if (testbench.adder.cout)
   
5.            ->sys_finish
           

   

    复制代码

使用modelsim來模擬，並不會有問題，但使用Ncverilog 模擬，會出現下列錯誤訊息

if (testbench.adder.cout)
ncelab: *E,CUVHNF (../testbench.v,124|70): Hierarchical name component lookup failed at 'worklib'.


所以想請問用NCverilog來模擬，如何使用internal signal?


希望知道的大大可以提供解決的方法

poiu_elab

把testbench去掉
换成adder.cout试试看？

michael6172

謝謝poiu_elab大大的回覆，問題已找到了

因為合成過後，testbench.adder.cout 被簡化了，所以變成別的名稱了，到netlist找到對應的net就可以了

給如果遇到同樣問題的初學者參考