写testbench时initial里明明赋值了，rtl仿真出来仍然是不定值？

cyberly

   

        

            
1. 
   
2. `timescale 1 ns/ 1 ns
   
3. module lcd_module_vlg_tst();reg CLK;
   
4. reg RSTn;
   
5. reg Right_In;
   
6. reg Left_In;
   
7.                                             
   
8. wire [3:0]  SPI_Out;                        
   
9. lcd_module i1 (
   
10. 
    
11. .CLK(CLK),
    
12. .RSTn(RSTn),
    
13. .SPI_Out(SPI_Out),
    
14. .Right_In(Right_In),
    
15. .Left_In(Left_In)
    
16. );
    
17. initial                                                
    
18. begin                                                  
    
19.                                           
    
20.    RSTn = 0; #50; RSTn = 1;
    
21. CLK = 1; forever #25 CLK = ~CLK;  
    
22. Right_In = 0; #90; Right_In = 1;
    
23. end                                                   
    
24.                                        
    
25. endmodule
            

   

    复制代码

cyberly

代码第21行 Right_In 仿真显示为x，怎么回事？

zhanghengi

你前面有个50ns延时： RSTn = 0; #50; RSTn = 1; 这个50ns延时前面，没有给Right_In赋值，所以这个时候是x。

qlengyu

initial                                                
begin                                                  
RSTn = 0; #50; RSTn = 1;
CLK = 1;
Right_In = 0; #90; Right_In = 1;
end

always#25 CLK = ~CLK;  

改成这样试试

SKILLER

楼上正解，你的forever一直运行，没有到下一步赋值！

SKILLER

而且时钟信号一般都是单独块的！——我的习惯

Gary.wang

执行到forever就卡住了，不向下执行了；initial里面语句是串行执行的，只有前面的语句执行完毕之后，才会继续向下执行；

江南炊烟

回复 7# Gary.wang


    我之前也有这样的问题，看了之后豁然开朗，谢谢各位