请教程序 verilog

qwpsmile · 发表于 2012-7-30 23:47:15

两种都是d触发器，效果是一样的。第一种里 a
otogyg 发表于 2012-7-26 17:28

登录/注册后可看大图

没错，感觉第2种写法更好，简洁。

bablit · 发表于 2012-7-31 01:20:54

恩。。时序逻辑不会infer latch。

fenlido · 发表于 2012-7-31 20:44:52

一样的，你说的这种情况存在于电平敏感的组合电路中，这两种写法都是时序电路，不加else综合器默认成时序电路了

qinhome · 发表于 2012-8-2 21:25:52

组合逻辑在条件不全的时候会生成latch

xianrenwang · 发表于 2012-8-2 21:48:32

如果用代码检查工具检查，第一种会报warning

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