如图中所示,clk是原始时钟,ramclk是由clk产生的时钟,在dc脚本中利用create_clock和create_generated_clock分别定义了它们,并且只定义了clk的latency,在产生的sdc带入到encounter中,读入sdc没有报告问题,在进行place这边动作时,报出一下的错误信息
A latency path from the 'Rise' edge of the master clock 'clk' at source pin 'clock/muxclk/Z' to the 'Fall' edge of generated clock 'ramclk" at pin 'cpu/ramclk/Z' cannot be found.
不知道这个错误该如何解决?求助一下大家,谢谢!
是设置 'Rise' edge of the master clock 'clk' 到the 'Fall' edge of generated clock 'ramclk"的latency么?试验过设置ramclk的latency,也是报告出上面的错误
因为设计中只需要关心fall edge of the mater clock clk到the rise edge of generated clock ramclk的这条路径,encounter的sdf导入pt分析时,这条路径也是作为ramclk的latency进行计算的,是不是上面这个错误的路径的latency可以不去关心了?