about clk

yangics

各位大侠，在一个设计中，时钟系统是对PLL进行分频产生的若干时钟，那么在综合时这些分频后的时钟约束
是采用create_generated_clock 还是 create_clock，有何不同？

Timme

用create_generated_clock，才可以跟踪到正确的clock path。用create_clock则是将该节点作为起始点即clock path的起点（即latency=0ns或你设定的值）。

yangics

如果这些分频的clk和clk_source不需要balance的话，那么两条命令又有何不同呢？

Timme

回复 3# yangics


假如PLL的几个输出时钟之间（或与原时钟直接）需要互相采样，那么用create_generated_clock可以在计算clock path时，将它们追踪到一个共同的时钟源，找到它们间的正确延时关系，用于计算 launch clock path和capture clock path（Altera中称为latch clock path）。


如果PLL只有一个输出时钟，而这个时钟又不和原时钟相互采样，那么用create_clock或create_generated_clock效果是一样的。