设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog Layout（版图） › Layout讨论区 › CSMC 0.50um ST02工艺中DN层是什么？

发新帖

查看: 4566|回复: 6

[求助] CSMC 0.50um ST02工艺中DN层是什么？

发表于 2012-4-29 13:29:06 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

tech file 中没找到解释

相关帖子

回复

发表于 2012-5-1 22:02:58 | 显示全部楼层

不会吧，看design rule

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2012-5-1 23:02:07 | 显示全部楼层

可能是 deep NWELL

回复支持反对

发表于 2012-5-3 18:41:22 | 显示全部楼层

是深N阱

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2012-5-13 15:10:05 | 显示全部楼层

深nwell 有调节阈值电压的作用

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2012-5-13 16:27:08 | 显示全部楼层

dnwell吧

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2012-8-4 21:18:19 | 显示全部楼层

有这个哇，平时都没注意这些也。还需要多学习

EETOP创芯人才网简历投递入口

回复支持反对

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /2

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-11-24 21:18 , Processed in 0.021043 second(s), 10 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表