布局布线后反标做静态时序分析的问题

seuxiaoj · 发表于 2012-4-2 12:54:49

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大家帮忙看下，为何反标后静态时序分析中，一个clock network delay是ideal，而下面的则是propagated ？比较困惑。。。求指点，谢谢了！

陈涛 · 发表于 2012-4-2 13:56:19

因为startpoint是input pin，没有cts

seuxiaoj · 发表于 2012-4-2 21:17:26

谢谢！原来startpoint是普通的input pins。但如果此时出现违例，也可以人为加入BUFFER吧！

陈涛 · 发表于 2012-4-2 22:48:04

可以用各种修复violation的方法

ic小顽童 · 发表于 2012-4-3 17:41:44

LZ, 这是block level的in2reg的path吧？

seuxiaoj · 发表于 2012-4-3 19:00:50

top的 ,以前大都碰到的都是reg to reg的路径

frinos · 发表于 2012-4-5 00:47:29

学习一下！！！

小豆丁 · 发表于 2012-4-5 12:00:01

学习一下了

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