如果建立时间不通过后仿真会出现什么样的error或warning

XIDIANCAD2 · 发表于 2012-2-15 19:46:50

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如果建立时间不通过后仿真会出现什么样的error或warning?
在后仿真run时出现error:../fs90a_c_generic_core_21.lib.v[3445]

setup[negedge D:643ps,negedge CKB&&&RB:715ps,184ps];
是什么意思？是建立时间不满足的表现吗？

gaurson · 发表于 2012-2-16 13:15:00

对，大概就是这样的错误和告警。而且一般都有时间提示。

joemool · 发表于 2012-2-16 14:05:09

反标模拟我不知道前端怎么搞
反正setup不满足的话，反标要降频才能跑通
hold不满足的话，反标会有时序错误...

XIDIANCAD2 · 发表于 2012-2-16 14:07:11

回复 2# gaurson

哦，谢谢你！
用modlsim后仿真时sdf有三种反标类型，min,max,typ这三种类型是不是都要后仿真试下？

610liuying · 发表于 2012-2-16 14:17:35

好难,不懂

gaurson · 发表于 2012-2-18 11:59:40

我以前做过的一般对min和max做后仿真即可。

eagle654321 · 发表于 2012-2-23 18:06:18

最关键是max
不过max min都过了 typ基本也能过

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