[已解决]set_output_delay与set_min_delay的区别

zxvc

也就是说，每个端口的相关联时钟就是端口前一级FF的时钟？那A input的关联时钟怎么算呢？
ayuan1027 发表于 2012-1-13 09:18

                               
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就要看A input接到的東西是什麼，可能是另外一個設計、也可能是個訊號產生器。
若是接到訊號產生器，訊號產生器可以產生clock與data，這clock就視為launch此data的clock。
這clock通常也是接到電路的clock來源。
如果是以上情形，又假設input data與clock同時到達A設計，
那input data可以計算的時間仍(約)為一週期，
所以input delay可設為0ns。
而set_input_delay的-clock則可設為在A設計中所create_clock，
因為input data與A設計皆是同步於同一clock。

ayuan1027

明白了。多谢！

uvmer

很精彩，谢谢解答

liuxiaolabei007

min delay violations怎么破

522526tl

回复 2# zxvc
且此clock有設1ns的latency。是不是就是说到两个FF的时钟有1ns的延迟

data從起點input出發，沒考量到1ns的clock latency，而終點的FF卻有1ns 的clock latency，
所以STA會認為這條path有(約)11ns可以給path上的comb logic作運算。   
这个1ns和10ns不是同时计算的吗，也就是1ns包含在了10ns中？

但若用set_input_delay，它就會考慮起點的1ns clock latency。
没明白这句话，再解释下吧


多谢啦

看着天黑

又input是接到另一設計的FF輸出。且這兩個FF都接到同一clock。且此clock有設1ns的latency。
这句是什么意思，即便是没接到FF的输出，在计算in2reg的的timing时也要考虑clock的latency

komatsu001

没完全看明白，但是很有收获！

userofyours

MAX_DELAY與MIN_DELY從手冊分類上能看出，是針對combination path的約束，而set_input/output_delay是會針對時鐘/非時鐘進行分析的。

乐小乐乐呀

zxvc 发表于 2012-1-12 19:59
看input與output分別與誰相接。假如個有三個design A, B, C。A輸出接B輸入，B輸出接C輸入。
要設定B的inp ...

那请问如果B这个输出是与多个时钟相关的，我定义了一个时钟组，这时候set_output_delay的时钟该写哪个

我要去NV數位

userofyours 发表于 2023-12-8 16:55
MAX_DELAY與MIN_DELY從手冊分類上能看出，是針對combination path的約束，而set_input/output_delay是會針 ...

18樓跟我的認知一樣