[已解决]dc violation的问题

estyzq · 发表于 2011-12-30 16:41:59

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本帖最后由 estyzq 于 2012-2-9 19:03 编辑

跑完了dc之后，report_constraint -violators，得到这样的错误汇总：
min_delay/hold ('reg2reg' group)
请问这个violation是属于hold违背吗？需要修改吗？我想在pr的时候修正它

zhoufly1234 · 发表于 2011-12-30 16:53:16

个人感觉，得分析一下这个hold violation，如果是很大的话，可能是constraint的问题，
要跟designer一起修改constraint
如果hold vioalation是reasonable的话，就让PR工具去修吧。
正常情况下，综合后没多少hold violation。

estyzq · 发表于 2011-12-30 16:57:58

回复 2# zhoufly1234

可能是我的clock uncertainty设计的比较大了，以前相同设计的情况下是没有这个的我想问下这个uncertainty要设计多少比较好？
我的clock（包括分频的）都设成ideal和dont touch network了，这样设置对吗？

estyzq · 发表于 2011-12-30 17:00:12

回复 2# zhoufly1234

对了，我验证了下，确实是这个uncertainty设置的大了，我以前设置成2.0，现在改成0.5左右。我设计的时钟是13M，然后里面还有分频时钟，请问这个uncertainty设置的多少较好？

estyzq · 发表于 2012-2-13 14:40:11

哎，没人回答，我觉得就是uncertainty设置的问题，有没有高手知道13Mhz，250nm或者180nm工艺的时钟三大约束属性药怎么设置比较合理？

optihack · 发表于 2012-2-14 23:34:16

uncertainty 应该是fab会给一个reference 值
每个node和fab不一样

wqd008 · 发表于 2023-8-12 17:00:01

我也遇到这个问题，我是100M的时钟，35%的uncertainty，出现了3ns的hold违例，确实调小uncertainty会让hold违例变小，但是我感觉后端插buffer就能解决吧，综合应该还不用考虑hold违例，只要别太大就行

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