双端口RAM的问题

chenzhao.ee · 发表于 2011-8-1 11:46:49

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双端口RAM同时对同一地址读写，两个输入时钟是同频同相位，那么这个时候会不会造成RAM的读写冲突？要在设计当中避免这种情况？芯片综合之后的netlist关掉timing check仿真功能正确，发现此时读出的值是该地址上次写入的值而非同时写入的值，但是PR之后的post-sim时候，由于在RAM的仿真文件当中有关于两个clk跳变沿不能相距太近的(3ns)检查，所以此时读出的数据为X，那么真实的RAM是如何处理这种情况的？

陈涛 · 发表于 2011-8-1 13:01:44

在RAM的datasheet里面，对这种特别的读写应该有专门的时序说明，满足了那个要求，就不会有问题。
但是，对后端的时许收敛是个挑战，没有特别的需要，建议在写RTL时，避免这种情况发生

hpfed · 发表于 2011-8-1 18:37:46

受用了

[原创] 双端口RAM的问题

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