如何从PT的STA report中看出RC delay的信息呢？

chris_li

大大， pre-layout　和　post-layout  阶段的PT STA report 描述delay的部分都是“Clock path delay” 和 “data path delay”， 哪里看得出RC delay 呢？

Example:

Reference arrival time
+ Cycle
-  Setup
-----------------------------------   
End-of-path required time (ps)

Starting arrival time
+ Clock path delay
+ Data path delay
-----------------------------------
End-of-path arrival time (ps)

陈涛

report_delay_calculation

chris_li

report_delay_calculation
陈涛 发表于 2011-6-14 10:36

                               
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感谢大大， 我的意思是说STA得出的report中总该RC delay， data path总不能仅仅是cell部分的吧？ 如下面这个例子。“delay”出现"0"的地方不能理解啊。

Data path                                 
pin name                         model name              delay             AT     
-----------------------------------------------------------------------
sa30_reg[7]/Q                 SDFFX2                   1082            3477
...                                   ...                           ...               ...
C10433/A                        XOR2XL                     19           10190  
C10433/Y                        XOR2XL                   918           11108
C10436_3/B                    XOR2XL                       0           11108
C10436_3/Y                    XOR2XL                    539           11674
C10436_4/A                    XOR2XL                       0            11648
C10436_4/Y                    XOR2XL                    291            11939
sa11_reg[1]/SI                SDFFX2                        0            11939

陈涛

0就不是这段wire的delay可以忽略不计
下面的就是wire delay
C10433/A                        XOR2XL                     19           10190