关于vhdl的语法问题？

lwjd · 发表于 2005-9-15 13:38:26

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signal a : std_logic_vector(3 downto 0) := (others => '0');中(others => '0');是什么意思?麻烦各位大虾回答一下！！！

tz315 · 发表于 2005-9-17 00:42:11

赋值为 ‘0’而不用关心信号的位数。

lizdao · 发表于 2005-10-2 13:35:31

把信号所有的位赋值为0

vagrant301 · 发表于 2005-12-22 11:40:31

你应该先好好阅读一本vhdl的书

elementyangyumo · 发表于 2007-1-30 20:02:45

把所以位赋成0，找本书看看就知道了。

shrince · 发表于 2007-1-30 20:30:09

heheee

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