用Astro做P&R遇到的一些问题，求高人解答

zp_xd · 发表于 2011-3-6 11:52:31

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先大概说下情况：我是用astro做一个译码电路的P&R，这个译码电路是用在DAC中的，不需要做IO PAD，所以只需做成macro就可以了。
遇到的问题如下：

1.要求所有从最后一级触发器输出端到输出pin之间的连线等长，怎么在sdc文件中加约束(用set_min_delay和set_max_delay?)？
2.如何定义并产生P/G的pin？
3.routing这一步中，执行preRoute—>Standard cells后，报
warning：130 rail segments removed due to DRC errors
这是什么原因造成的？
4.布线后，congestion最大是0.1。这个表示拥塞程度如何？
5.我只有antenna_6lm.clf一个天线规则文件，怎么load进去？即执行CLF—>load后该怎么填？
6.DFM中，在slot wires设置面板中，Routelayer下的值根据什么设置？
7.关于把gds导入virtuoso。用icfb启动cadence，再在该启动目录下建两个设计库，然后分别将P&R完成后导出的gds文件和标准单元的gds2文件stream in至刚才的两个设计库。结果在virtuoso中仍看不到标准单元的版图(显示为一个框)，这是什么原因？是不是标准单元的gds2有问题？

以上问题，还请各位大哥大姐耐心解答，小弟感激不尽！