设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端资料区 › SystemVerilog_synthesis_paper供大家学习

发新帖

查看: 2989|回复: 4

[原创] SystemVerilog_synthesis_paper供大家学习

发表于 2010-5-18 11:27:25 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

文中讲了system verilog的相关综合问题

2006-SNUG-Europe_SystemVerilog_synthesis_paper.pdf

348.85 KB, 下载次数: 45 , 下载积分: 资产 -2 信元, 下载支出 2 信元

相关帖子

回复

发表于 2010-5-18 13:00:23 | 显示全部楼层

谢谢分享！！

回复支持反对

发表于 2010-5-30 00:12:52 | 显示全部楼层

谢谢楼主
不错的资料

回复支持反对

发表于 2010-6-5 13:54:28 | 显示全部楼层

system verilog .good

EETOP创芯人才网职位发布入口

回复支持反对

prabakaran_vlsi

发表于 2021-9-30 12:26:24 | 显示全部楼层

good. thanks

EETOP创芯人才网简历投递入口

回复支持反对

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /2

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-11-27 23:42 , Processed in 0.018232 second(s), 10 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表