求助如何设计高速的FPGA程序

bailan10 · 发表于 2005-4-25 16:25:46

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你好，我想请教一下如何设计高速的FPGA程序，时钟信号是125M，此时编程应注意些什么？或者在编译前要加些什么约束条件之类的，谢谢！（时钟周期的约束我已经加了，周期为8ns，并且编译的结果时钟频率也达到了125M以上，但是，程序稍微修改一下，其就工作就不正常了，例如，有些管脚的时延就变化了等等。）

siweillx · 发表于 2006-1-4 11:52:42

高速设计，需要注意电路的中时延，输出pin，最好是单独寄存。时延包括，cell本身延迟和连线延迟。

hydra0802 · 发表于 2006-1-4 12:58:52

此外还有区域和位置约束，如altera的逻辑锁和chip editor.

jingli888ca · 发表于 2006-1-5 10:58:15

125MHz是个比较高的频率，延迟是8ns．在FPGA中，意味着5ns给Logic delay,3ns给path delay.你实际上是在设计200MHz

lynx · 发表于 2006-1-25 14:05:09

选择频率匹配的FPGA, 减少寄存器之间的组合逻辑, 做好约束文件, 尤其是关键路径的约束条件, 选用良好的综合工具,合理的运用Floorplan以使得时序收敛. 利用好FSM,和流水设计技术,已目前的工艺,一般性设计125M应该困难不大

hpiclab · 发表于 2006-1-26 16:01:12

125M应该问题不大。
针对管脚的问题，可以把管脚放到IOB里面去，这样，修改内部逻辑不会影响管脚的输入或者输出延时。
至于内部逻辑，只要不是太过分的逻辑，好像都没有什么问题。

rock319 · 发表于 2009-6-8 10:52:03

学习了

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