请问cadence icfb集成环境中怎么用verilog-a?

rushlove · 发表于 2014-9-25 09:32:00

回复 9# moshangcaoxun

你好，我已经按你的方法顺利生成了symbol，然后我在“analog environment”中进行仿真，点击“nestlist and run”之后，ADE上的状态是：Ready，然后我看icfb上的提示信息~

。现在不知道怎么弄了

hans1229 · 发表于 2015-2-1 14:59:21

受教了！

lin116 · 发表于 2015-4-22 14:43:10

回复 5# lovelixian

您好，我按照一本eda教材学习使用cadence，编写好 .v 文件后导入一直不成功，不能生成该verilog电路的symbol。
错误如下 EXPSMC（。。。。。。。。.v 28|20） expecting a semicolon(';')[6.1(ieee)] 向您请教，不胜感激。