求助！关于参数传递的问题

xjtu_zhanglei · 发表于 2008-5-13 16:29:10

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刚开始写verilog代码，遇到多模块调用的设计就有些头晕现在有这样一个问题：在顶层模块有个寄存器regA， regA的值在底层模块中被赋值，但是不是输出信号现在需要用到regA的值，但是不知道怎样能将这个值传递到顶层模块，请各位大牛指点！！

wangsheng0415 · 发表于 2008-5-13 17:10:21

采用层次访问看看,底层模块名.变量名

angelojiang · 发表于 2008-5-19 22:25:56

你可以增加regA作为底层模块的输出到顶层。

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