想问一下RTL图是什么样子的……附一段VHDL源代码，求其RTL图

huigher

   

        

            
1. LIBRARY IEEE;
   
2. USE IEEE.STD_LOGIC_1164.ALL;
   
3. ENTITY DFF3 IS
   
4. PORT  ( CLK,D1 :  IN STD_LOGIC;
   
5.         Q1    :  OUT STD_LOGIC);
   
6.         END;
   
7. ARCHITECTURE bhv OF DFF3 IS
   
8.        SINGAL A,B :STD_LOGIC;
   
9.      BEGIN
   
10. PROCESS (CLK)  BEGIN
    
11. IF CLK’EVENT AND CLK=’ 1’ THEN
    
12.   A<=D1;
    
13.   B<=A;
    
14.   Q1<=B;
    
15. END IF;
    
16. END PROCESS;
    
17. END;
            

   

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求问RTL图是否就是那些与非门、异或门连起来的那种电路，如果不是，是什么样子的？如果能将上述代码的RTL图给出将感激不尽，谢谢！
本科时期没学过VHDL，现在复试要设计这个，求助各位，谢谢！