verilog可以这么写？

39123811 · 发表于 2013-5-24 18:00:17

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本帖最后由 39123811 于 2013-5-25 06:35 编辑

最近在看fifo的相关论文的时候，牛人Clifford E. Cummings（不知道自己google）写了篇相关的fifo论文，写的非常好，但是看到code源代码我有点凌乱了，这是个小白问题。

我们都知道对于wire 输出信号，只能用assign赋值。

比如说，

Wire c;
assign c = a & b;

怎么论文里直接

wire c = a & b;

这是verilog 2001 enhancement还是我火星了？
论文参考可以看我给的传送门，http://www.sunburst-design.com/papers/CummingsSNUG2002SJ_FIFO2.pdf
该程序出处是Page 9,。

39123811 · 发表于 2013-5-26 11:59:14

谢谢了，楼上的两位兄弟！

39123811 · 发表于 2013-5-26 11:59:47

谢谢了，楼上的两位兄弟

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