大家帮我看看我的verilog代码错在那里啊？

Lydia_yy

if(control==code)
    out_clk=in_clk;
这段像是组合逻辑电路，



always@( posedge in_clk )
        if ( j==control )
           begin
               j<=4'd1;
               out_clk<=~out_clk;
           end
        else
           j<=j+1;

这段明显的时序逻辑电路