VCS 编译无法生成simv文件

randolpha · 发表于 2021-4-3 11:21:10

你到vcs的安装目录下得doc/examples/basic-hdl/verilog/comp_run下，运行
make
确认一下vcs安装是否正确

randolpha · 发表于 2021-4-4 13:50:23

AEureka 发表于 2021-4-4 13:41
谢谢你的解答，我根据你提供的路径，找到了所在文件夹，里面的文件如下：

從圖2.png可知vc安裝正確

是你的代碼問題.
請檢查你的DUT代碼和TESTBENCH代碼

账号		自动登录	找回密码
密码			注册

[求助] VCS 编译无法生成simv文件